[Paper] LUNA：基于 LUT 的神经架构用于快速且低成本的量子比特读取

发布: 1周前 (2025年12月9日 GMT+8 02:41)

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原文: arXiv

Source: arXiv - 2512.07808v1

概览

本文介绍了 LUNA，一种硬件加速器，可显著加速并缩小量子比特读取管线的体积。通过将轻量级积分前端与基于查找表 (LUT) 的神经网络相结合，作者实现了对超导量子比特信号的快速、低成本分类——这是实时量子误差校正 (QEC) 和可扩展量子处理器的关键步骤。

混合预处理 + LUT‑NN 架构：使用简单的积分器进行降维，随后使用 LogicNets（编译为 LUT 逻辑的 DNN）实现超低延迟推理。
差分进化设计探索：一种自动化框架，在硬件‑精度权衡空间中搜索，找到最优配置。
面积和延迟提升：相较于之前的基于 DNN 的读取加速器，展示了最高 10.95× 的硅面积缩减和 ≈30 % 的延迟降低，且几乎没有保真度损失。
可扩展设计方法论：展示了该方法如何在不成比例增加资源使用的情况下复制到大量量子比特，为更大规模的量子芯片铺平道路。

信号预处理 – 超导量子比特的原始模拟响应首先通过一组 积分器，在短窗口内对信号求和。此过程将高维时间序列降至少量紧凑特征，仅需少量加法器和寄存器。
LogicNet 合成 – 将离线在标记读取数据上训练的传统前馈 DNN 转换为一组布尔 LUT 网络，使用 LogicNet 工具链实现。每个神经元成为一个小的组合块，直接将量化输入映射到输出值，消除乘加单元。
设计空间探索 – 差分进化 算法迭代地变异并重组候选硬件配置（如积分器数量、LUT 深度、量化位数），同时评估资源使用（FPGA/ASIC 面积）和分类保真度。选取最优的 Pareto 前沿点进行硅实现。
硬件原型与评估 – 最终 RTL 在现代 FPGA（或 ASIC 流）上综合，并在相同的量子比特数据集上与最先进的 DNN 读取加速器进行基准对比。

指标	LUNA（最佳点）	先前 DNN 加速器	改进幅度
硅面积	0.09 × 基准	1.0 ×	降低 10.95 倍
推理延迟	0.70 × 基准	1.0 ×	≈30 % 更快
读取保真度	99.2 %（平均）	99.3 %	约 0.1 % 损失（在统计噪声范围内）
功耗（动态）	~0.8 × 基准	1.0 ×	适度节省

结果表明，基于 LUT 的神经网络能够在保持全精度 DNN 分类能力的同时，仅消耗极少的硬件预算。积分器前端几乎不增加额外开销，却提供了足够的判别信息，使 LogicNet 能够成功工作。

实时 QEC 回路 – 亚微秒级延迟使读取结果能够在退相干破坏量子态之前反馈到误差校正电路，这是容错量子计算的前提条件。
边缘式量子控制器 – 由于 LUNA 能够轻松适配低成本 FPGA 或 ASIC，可直接嵌入到低温控制板上，减少对高带宽芯片间通信的需求。
可扩展读取堆栈 – 通过数量级的面积节省，单芯片即可容纳数十（甚至上百）个量子比特的读取引擎，简化系统集成并降低物料成本。
开发者友好工具链 – 差分进化框架和 LogicNet 合成可复用于其他量子信号分类任务（如态层析、泄漏检测），开发者无需手工编写 RTL 即可实验自定义 DNN 架构。

LUNA 证明了巧妙的算法‑硬件协同设计——使用简单积分器和基于 LUT 的神经网络——能够满足量子读取对延迟和面积的严格约束。对于构建下一代量子控制堆栈的开发者而言，它提供了一个将 AI 增强信号处理直接嵌入硬件回路的实用蓝图。