[논문] 자율 가속기 설계를 향해: SECDA 기반 FPGA 가속기 생성

Source: arXiv - 2606.11117v1

개요

현대 인공지능 작업 부하를 위한 FPGA 기반 가속기를 설계하려면 아키텍처 파라미터, 데이터 흐름 전략, 메모리 계층 구조 등을 포함하는 크고 복잡한 하드웨어 설계 공간을 탐색해야 하며, 이 과정은 매우 시간 소모적이다. SECDA와 같은 기존 방법론은 SystemC 시뮬레이션과 FPGA 실행을 통해 빠른 하드웨어‑소프트웨어 공동 설계를 가능하게 하지만, 효율적인 가속기 구성을 찾는 일은 여전히 광범위한 도메인 지식을 요구하는 대부분 수동적인 과정이다. SECDA‑DSE는 대형 언어 모델(LLM)을 SECDA 생태계에 통합하여 FPGA 기반 가속기의 설계 공간 탐색(DSE)을 안내하는 프레임워크이다. 이는 후보 아키텍처를 생성하는 구조화된 DSE Explorer와 검색‑증강 생성 및 사고 사슬 프롬프트(chain‑of‑thought prompting)를 활용해 추론 기반 탐색을 수행하는 LLM 스택을 결합하고, 반복적이고 강화된 정제를 위한 피드백 루프를 포함한다. 이전에 소개한 SECDA‑DSE 작업을 기반으로, 본 논문은 요소별 벡터 곱셈, 2D 컨볼루션, 행렬 전치 등 세 가지 가속기 설계를 생성하고 FPGA 하드웨어에서 엔드‑투‑엔드 실행을 수행함으로써 평가를 확장한다. 결과는 SECDA‑DSE가 SECDA 규격을 만족하는 가속기 설계를 성공적으로 합성·실행할 수 있음을 보여준다. 또한 생성된 설계는 연산 병렬성 및 데이터 이동 사이의 커널‑특정 트레이드오프를 포착하여, LLM‑기반 탐색이 다양한 작업 부하에 맞춰 아키텍처 구성을 조정하면서 탐색 시간과 방대한 인간 전문 지식의 필요성을 크게 줄일 수 있음을 강조한다.

주요 기여

이 논문은 다음 분야의 연구를 제시한다:

• cs.AR
• cs.AI
• cs.PF

방법론

자세한 방법론은 전체 논문을 참고하시기 바랍니다.

실용적 함의

본 연구는 cs.AR 분야의 발전에 기여한다.

저자

• Vinamra Sharma
• Xingjian Fu
• Jude Haris
• José Cano

논문 정보

• arXiv ID: 2606.11117v1
• Categories: cs.AR, cs.AI, cs.PF
• Published: 2026년 6월 9일
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