[논문] ITP‑STDP: 온칩 SNN 학습을 위한 내재 타이밍 2의 거듭제곱 학습 엔진
개요
스파이킹 신경망(SNN)은 신경망의 3세대로 부상할 가능성을 가지고 있으며, 다양한 분야에서 점점 더 많은 관심을 받고 있다. 그러나 SNN은 시냅스 연결 수가 많아 학습 중 온칩 학습 알고리즘에 의해 가중치 업데이트 연산이 집중적으로 발생하고, 이로 인해 하드웨어 자원 사용량과 에너지 소비가 크게 증가한다. 기존 SNN 학습 알고리즘 중에서 스파이크 타이밍 의존 가소성(STDP)은 가장 널리 연구되고 활용되는 방법으로, SNN의 기본 학습 요소 역할을 한다. SNN 학습에 따른 하드웨어 및 에너지 오버헤드를 줄이기 위해 본 논문에서는 **intrinsic-timing power-of-two STDP (ITP‑STDP)**와 이에 대응하는 프로토타입 학습 엔진 하드웨어 아키텍처를 제안한다. 제안 설계는 동적 분석을 위한 전용 평균장(mean‑field) 시냅스 드리프트 모델을 통해 평가하고, 다양한 규모와 데이터셋을 가진 SNN 네트워크에 적용하여 검증하였다. 또한 ASIC 및 FPGA 플랫폼 모두에 구현하고, 기존 최첨단 방법(원본 STDP 및 보다 복잡한 STDP 변형)과 비교하였다. 결과는 제안 설계가 알고리즘 및 하드웨어 수준 최적화를 통해 STDP의 대부분 연산 오버헤드를 제거함으로써 에너지 효율이 뛰어나고 동작 속도가 빠르며 하드웨어 자원 사용량이 크게 감소함을 보여준다. FPGA 플랫폼에서는 제안 설계가 비교 설계 대비 에너지 효율을 4.5배~219.8배 향상시켰으며, ASIC 플랫폼에서는 4.8배~22.01배의 속도 향상을 달성하면서 면적은 기존 연구의 **1.2%~3.3%**에 불과했다.
주요 기여
본 논문은 다음 분야의 연구를 제시한다.
- cs.AR
- cs.AI
- cs.NE
방법론
자세한 방법론은 전체 논문을 참고하시기 바랍니다.
실용적 함의
본 연구는 cs.AR 분야의 발전에 기여한다.
저자
- Haihang Xia
- Xinyu Zhao
- Xuecheng Wang
- John Goodenough
- Charith Abhayaratne
- Panagiotis A. Panagiotou
- Chunyi Song
- Tiantai Deng
논문 정보
- arXiv ID: 2606.06159v1
- 분류: cs.AR, cs.AI, cs.NE
- 발표일: 2026년 6월 4일
- PDF: PDF 다운로드