[Paper] AutoFSM：一种用于 FSM 代码生成、IR 与基于 SystemC 测试的多代理框架

Source: arXiv - 2512.11398v1

概览

本文提出了 AutoFSM，一个多代理框架，将大型语言模型（LLM）与专门构建的中间表示（IR）以及基于 SystemC 的测试相结合，以生成可靠的有限状态机（FSM）控制逻辑 Verilog 代码。通过结构化生成流水线并自动化验证，作者展示了代码正确性和调试速度的显著提升——这一步可能使 AI 辅助硬件设计对日常工程师而言变得实用。

主要贡献

• 面向 FSM 的结构化 IR – 清晰的层次化中间表示，将语法细节与高级状态机语义分离，显著降低语法错误率。
• 多代理编排 – 不同代理分别负责 IR 创建、Verilog 转换和测试平台生成，实现并行开发和更易调试。
• 基于 SystemC 的自动测试平台 – 首次将 SystemC 建模与自动生成的测试平台结合，提供快速、高覆盖率的 RTL 功能验证。
• SKT‑FSM 基准 – 新发布的 67 个层次化 FSM 套件，覆盖三种复杂度层级，填补了硬件生成评估数据集的空白。
• 实证收益 – 在相同基础 LLM 下，AutoFSM 相较开源 MAGE 框架将通过率提升最高 11.94 %，语法错误率降低最高 17.62 %。

方法论

1. Prompt‑to‑IR 代理 – LLM 接收对目标 FSM 的自然语言描述，并输出结构化 IR（状态、转移、输入/输出、层次结构）。IR 采用类似 JSON 的模式，强制良好结构。
2. IR‑to‑Verilog 代理 – 第二个 LLM（或基于规则的转换器）读取 IR 并生成 Verilog RTL。由于 IR 已保证语法一致性，Verilog 生成器可以专注于惯用的编码模式，而不是容易出错的语法。
3. SystemC 建模代理 – 与 Verilog 生成并行，代理从同一 IR 构建 SystemC 行为模型。该模型充当功能正确性的基准（oracle）。
4. 自动测试平台合成 – 利用 SystemC 模型，测试平台生成器创建刺激向量、监控输出，并将不匹配报告回 LLM 循环，以进行迭代改进。
5. 在 SKT‑FSM 上评估 – 作者在每个基准案例上运行完整流水线，测量语法错误频率、仿真通过率以及整体生成时间。

结果与发现

关键要点

• IR 充当强有力的护栏，使语法错误率降低超过三倍。
• 基于 SystemC 的测试平台提前捕获功能缺陷，提高整体通过率。
• 多代理设计在不同深度的 FSM 上均表现出良好可扩展性，即使在最复杂的基准项目上也保持一致收益。

实际意义

• 更快的原型设计 – 硬件团队可以用普通英语（或轻量 DSL）描述控制逻辑，几秒钟内获得可综合的 Verilog，显著缩短 RTL 起草时间。
• 降低调试负担 – 早期语法校验和自动功能测试意味着手动仿真周期减少，工程师可以把精力放在架构而非排错上。
• 工具链集成 – 由于 IR 与语言无关，可接入现有 CI/CD 流程，实现 FSM 块的持续生成与回归测试。
• 教育用途 – 学生和初级设计师可以在不熟悉 Verilog 语法的情况下实验 FSM 设计，框架充当学习支架。
• 开源基准 – SKT‑FSM 为任何构建新 LLM 硬件生成器的人提供即用的测试套件，促进社区驱动的改进。

局限性与未来工作

• LLM 依赖 – 生成的 IR 与 Verilog 质量仍受底层 LLM 影响；规模更小或训练不足的模型可能无法实现相同的错误降低。
• 仅限 FSM – AutoFSM 目标是有限状态机控制逻辑；将该方法扩展到数据通路组件（如算术单元）仍是未解挑战。
• 基准多样性 – 虽然 SKT‑FSM 覆盖层次化 FSM，但实际设计常涉及混合层级的时序约束和厂商专有原语，这些尚未在基准中体现。
• 未来方向 – 作者计划 (1) 引入基于测试平台反馈的强化学习以闭环生成，(2) 扩展 IR 以捕获时序和功耗注释，(3) 在商业 RTL 库和更大系统级设计上评估该框架。

作者

• Qiuming Luo
• Yanming Lei
• Kunzhong Wu
• Yixuan Cao
• Chengjian Liu

论文信息

• arXiv ID: 2512.11398v1
• 分类: cs.SE, cs.MA
• 发布日期: 2025 年 12 月 12 日
• PDF: Download PDF