화웨이, 2031년까지 1.4nm급 칩·트랜지스터 밀도 55% 상승 돌파 선언…신규 LogicFolding 아키텍처로 EUV 제한 회피, ‘타우 스케일링 법칙’으로 무어의 법칙 대체

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개요

화웨이는 TSMC와 Nvidia와 같은 글로벌 반도체 선두 기업들과의 기술 격차를 메우기 위한 새로운 칩 설계 프레임워크를 발표했습니다. 이 회사는 1.4 nm급 트랜지스터와 55 % 높은 트랜지스터 밀도를 목표로 하고 있습니다. 이번 발표는 상하이에서 열린 IEEE 국제 회로 및 시스템 심포지엄(ISCAS 2026)에서 이루어졌으며, 극자외선(EUV) 리소그래피 장비 접근을 제한하는 미국 무역 제재를 우회하는 방안으로 제시되었습니다.

LogicFolding 아키텍처

기조연설에서 화웨이 이사회 멤버이자 HiSilicon 사장인 허팅보는 새롭게 도입된 Tau 스케일링 법칙을 기반으로 하는 독자적인 LogicFolding 아키텍처를 공개했습니다. 화웨이에 따르면:

• 이 방법론은 6년에 걸쳐 다듬어졌다.
• 이미 381개의 칩이 이 원칙을 적용해 설계·양산되었다.
• 첫 상용 구현은 올 가을 출시될 플래그십 Kirin 스마트폰 프로세서에 적용될 예정이다.

LogicFolding 아키텍처는 논리 회로를 물리적으로 접어 이중 레이어 구조로 쌓아 내부 배선을 크게 단축시켜 신호 지연을 없앱니다. 화웨이는 이를 통해 다음과 같은 효과를 얻었다고 주장합니다:

• 55 % 높은 트랜지스터 밀도
• 41 % 향상된 전력 효율

Tau 스케일링 법칙

Tau 스케일링 법칙은 기존의 기하학적 스케일링(무어의 법칙)을 시간적 스케일링 접근법으로 대체합니다. 이 법칙은 트랜지스터를 더 작게 만드는 대신, 데이터가 시스템을 가로지르는 속도를 최우선으로 최적화합니다. 이 프레임워크를 적용함으로써 화웨이는 EUV 장비에 의존하지 않고도 최첨단 공정 노드에 버금가는 성능을 달성하고자 합니다.

향후 Kirin 칩

향후 Kirin 프로세서는 Huawei Mate 90 시리즈에 탑재될 예정이며, LogicFolding 아키텍처를 적용한 최초의 상용 칩이 될 것입니다. 화웨이는 이 아키텍처를 다음 분야에도 확대할 계획입니다:

• Ascend AI 프로세서
• 대용량 데이터센터 클러스터(2030년 목표)

2031년까지는 1.4 nm 공정에 해당하는 트랜지스터 밀도를 가진 고성능 칩을 설계할 수 있을 것으로 전망합니다.

산업에 미치는 영향

화웨이의 이번 발표는 지속되는 제재 속에서 외국 반도체 업체에 대한 의존도를 낮추려는 중국의 전반적인 전략과 일맥상통합니다. 이 소식은 중국 최대 파운드리인 SMIC의 주가를 7.6 % 상승시키는 효과를 낳았습니다.

TSMC가 2028년까지 진정한 1.4 nm 칩을 대량 생산하려는 목표를 가지고 있는 반면, 화웨이가 제시한 칩 패키징 및 구조 혁신 중심의 대안 경로는 중국이 성능 격차를 보다 빠르게 메우고, 미국 수출 제한의 영향을 완화할 수 있는 가능성을 열어줍니다.