TSMC “차기 AI 칩은 패널 패키징으로 곧 CoWoS를 대체하지 않을 것”… 웨이퍼 레벨로 최대 58개 다이 한 번에 포장

출처: Tom’ s Hardware

(출처: 인텔)

AI의 미래를 전원하는 거대 칩 패키지를 구축하기 위한 경주가 진행 중이며, 일부 기술은 한 개의 칩에 거대한 58개의 칩을 포함하는 단일 칩을 생산하도록 개발되고 있습니다. 하지만 이러한 거대 칩을 향한 미래 경로는 아직 완전히 합의되지 않았으며, TSMC의 최근 유럽 기술 심포지에서 배웠습니다.

패널 레벨 패키징 기술은 훨씬 더 큰 칩 패키지를 가능하게 할 것이지만, 초기에는 최소한 오늘날 웨이퍼 레벨 패키징 기술(예: CoWoS)과 동일한 연결 밀도를 제공하지 않을 것입니다. — Kevin Zhang, TSMC의 사업 개발 및 글로벌 판매 부사장 겸 공동 COO.

“패널 기반 프로세스가 다루어야 할 기하학적 복잡성은 웨이퍼 레벨 기술 역량과 전혀 근접하지 않습니다,” Zhang은 말했습니다. “CoPoS는 기본적으로 패널 기반 프로세스를 활용해 인터포저 스케일링을 계속 추진하는 한 가지 방법이라고 생각합니다.”

반도체 산업에서 흔히 있는 오해는 패널 기반 칩 패키징 기술이 CoWoS와 같은 기존 웨이퍼 기반 기술을 대체할 것이라는 것이며, 이는 더 큰 패키지 크기(예: 310mm×310mm, 기존 120mm×150mm)를 저비용으로 제공한다는 약속 덕분입니다. 하지만 TSMC에 따르면 이는 사실이 아닙니다.

“그것은 선택 사항 중 하나입니다,” Zhang은 말했습니다. “하지만 우리 CoWoS 로드맵을 보면 웨이퍼 레벨 기술에 여전히 많은 여지가 남아 있습니다. 우리는 CoWoS를 14배까지 확장할 수 있으며, 웨이퍼 레벨 통합도 가능합니다. […] 대형 리테일 크기 칩 58개를 함께 통합할 수 있습니다. 따라서 웨이퍼 레벨 통합을 계속 발전시킬 여지가 충분히 남아 있습니다. 동시에 우리 팀은 항상 차세대 제품에 최적의 솔루션을 찾도록 모든 옵션을 검토하고자 합니다. Obviously, one of those options is panel-based packaging.”

(출처: TSMC)

패널 레벨 패키징은 현재 웨이퍼 레벨 패키징에 사용되는 리소그래피, 에칭, 증착 및 기타 도구와 동일한 기술을 활용할 수 없습니다. CoWoS와 같은 기술은 로직 칩을 만들기 위해 이전에 사용된 동일한 도구를 사용합니다. 반면, 패널 레벨 통합 도구는 상당히 덜 진보되어 있습니다.

“기술 관점에서 웨이퍼 레벨 기반 프로세스는 패널보다 훨씬 더 진보되어 있습니다,” Zhang은 말했습니다. “저는 TSMC에만 얘기하는 것이 아니라 전체 업계를 말하고 있습니다. 웨이퍼 레벨 가공이 오늘날 가장 첨단 제조 기술이 존재하는 곳입니다. 패널 기반 제조를 위해 산업은 패널 프로세스를 빠르게 개선해야 하며, 이를 통해 웨이퍼 레벨 기술 대비 차세대 솔루션을 제공할 수 있습니다.”

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사실 패널이 웨이퍼에 비해 가지는 주요 장점은 더 큰 패키지 크기입니다. 현재 TSMC는 120mm×150mm 기판을 사용할 수 있으며, 차세대 CoWoS 기술은 150mm×250mm 기판을 가능하게 합니다. 하지만 하드커버 책 크기의 기판조차 초기 310mm×310mm 패널에 비해 약해 보입니다. 또한 향후 패키지는 515mm×510mm 또는 750mm×620mm까지 도달할 수 있어 웨이퍼보다 더 큽니다.

CoPoS가 CoWoS를 보완할 뿐 대체하지 않을 것이라는 질문에 Zhang은 본질적으로 긍정적인 답변을 했습니다.

(출처: TSMC)

“어떤 방식으로 볼 수 있다고 생각합니다. because it depends on the specific product configuration,” Zhang은 말했습니다. “일부 제품은 웨이퍼 레벨 처리 능력을 활용해 최적의 이점을 계속 얻을 것입니다. 우리의 목표는 고객이 차세대 제품에 최적의 솔루션을 찾도록 필요한 모든 옵션을 제공하는 것입니다. CoWoS 오늘 [다양한] 스케일링 여지를 가지고 있어 이 기술을 계속 추진할 수 있습니다. 동시에 우리는 팬아웃 기반 프로세스를 살펴보고 있으며, 일부에서는 CoPoS라는 용어를 사용하며 앞으로의 대안 경로로 활용하고 있습니다.”

TSMC는 이번 6월까지 CoPoS 파일럿 라인을 처음 완공할 것으로 기대하고 있습니다. 파일럿 단계와 실질적인 양산 사이의 간격은 보통 23년 정도이며, CoPoS를 활용한 고부피 생산(HVM)의 합리적인 기대는 20282029년 사이입니다. 다만 CoPoS는 새로운 도구를 사용하기 때문에 이 도구의 특이점이 아직不明(불명확)하고, 따라서 첫 번째 CoPoS 기반 제품이 2029년 또는 2030년에 출시될 것으로 예상되며, 이후 첫 반기에는 의미 있는 양도가 이루어질 것입니다.

결국 CoWoS는 폭발적인 채택 이전에 수년 동안 존재했으며, CoPoS도 이 패턴을 따라갈 가능성이 높습니다.


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앤톤 실로브는 Tom’s Hardware의 기여 작가입니다. 지난 몇 십 년간 그는 CPU와 GPU부터 슈퍼컴퓨터까지, 현대 프로세스 기술과 최신 팹 도구, 고-tech 산업 트렌드까지 다양한 주제를 다루었습니다.