DFT: 오픈소스 칩 설계에서의 중요한 격차
Source: Dev.to
The Gap That Blocks Tapeout
테이프아웃에 가까워지면서 냉혹한 현실이 다가왔습니다.
우리의 RTL은 검증되었습니다.
하지만 그럼에도 테스트 가능한 칩을 얻을 수는 없습니다.
The Problem Nobody Talks About
레이아웃을 생성하는 것과 테스트 가능한 실리콘을 생산하는 것은 동일하지 않습니다.
제조 후 실제 칩은 다음을 수행해야 합니다:
- 제조 결함 감지
- 결함 커버리지 측정
- 테스터‑준비 패턴 로드
- 실패 진단
적절한 DFT 인프라가 없으면:
- 내부 상태 요소에 접근할 수 없음
- 결함 커버리지를 정량화할 수 없음
- 자동 테스트 장비(ATE)가 다이를 검증할 수 없음
- 수율 분석이 추측에 의존하게 됨
칩을 제조할 수는 있지만, 그것이 제대로 동작한다는 것을 자신 있게 증명할 수 없습니다.
Why This Gap Is Structural — Not Cosmetic
DFT는 종종 “그냥 JTAG만 추가하면 된다”는 오해를 받습니다.
실제 양산 실리콘에서는 다음을 포함합니다:
- 구조적 스캔 통합
- 결함 모델링 및 시뮬레이션
- 자동 테스트 패턴 생성(ATPG)
- 커버리지 측정
- 테스터‑호환 벡터 내보내기
- 내장 자체 테스트 전략
오픈 RTL‑to‑GDSII 스택은 아직 이 레이어에 대한 양산 수준 솔루션을 제공하지 못하고 있으며, 그 격차는 테이프아웃이 다가올수록 고통스럽게 드러납니다.
What WIOWIZ Discovered in Practice
실용적인 오픈 실리콘 파이프라인을 구축하면서 WIOWIZ는 중요한 진실을 발견했습니다: 누락된 레이어는 합성이 아니라 테스트 가능성이었습니다. 특정 결함‑커버리지 한계, 모델링 불일치, 구조적 제한은 제조‑등급 검증을 진행할 때 비로소 드러납니다. 이러한 문제는 시뮬레이션 데모에서는 나타나지 않으며, 실리콘이 이미 제조된 뒤에야 표면에 드러납니다.
자세한 엔지니어링 관찰—왜 커버리지가 정체되는지, 실제로 이를 해결하는 방법—은 정식 기사에서 다룹니다:
👉 DFT: The Crucial Gap in Open‑Source Chip Design
The Bigger Question for Open Silicon
오픈‑소스 하드웨어는 빠르게 발전하고 있지만, 생태계가 다음을 해결하지 못한다면:
- 확장 가능한 스캔을 신뢰성 있게 삽입하는 방법
- 결함을 올바르게 모델링하는 방법
- 의미 있는 커버리지를 측정하는 방법
- 테스터‑준비 출력물을 생성하는 방법
…양산 실리콘에 대해 완전하지 못합니다. DFT는 부가적인 레이어가 아니라 “설계 완료”와 “실리콘 검증” 사이를 연결하는 다리입니다.
Canonical source: DFT: The Crucial Gap in Open‑Source Chip Design